Manual traducido al español por
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Microchip 1K-16K UNI/O® Serial EEPROM
11AA010/11LC010
11AA080/11LC080
11AA020/11LC020 11AA160/11LC160
11AA040/11LC040
CARACTERÍSTICAS:
· Bus de Interfaz Serial Único I/O, UNI/O
· Tecnología CMOS de baja potencia
- corriente activa 1 mA , típica
- corriente en standby 1µA (máx.) (l-temp)
· Organizaciones de bits de 128 x 8 a 2,048 x 8
· Entradas Schmitt Trigger para supresión de ruido
· Control de Declive de Salida para eliminar rebotes a tierra
· Velocidad de bits de 100 kbps máx. –equivalente a una frecuencia de reloj de 100 kHz-
· Ciclo de Escritura auto-cronometrado (incluye Auto-Borrado)
· Buffer de Escritura de Página de hasta 16 bytes
· Registro de Estado para Control Agregado:
- bit de latch para habilitación de escritura
- bit de Escritura-En-Progreso (Write-In-Progress)
· Protección para Escritura en bloque
- Se puede proteger ¼, ½, todo el circuito, o sin ninguna protección.
· Protección de Escritura Incorporada (Built-in Write Protection)
- Circuito de protección de datos durante el Encendido/Apagado
- Latch de habilitación de escritura
· Alta confiabilidad
- Resistencia: 1,000,000 de ciclos de borrado/escritura
- Retención de datos: > 200 años
- Protección ESD: > 4,000V
· Package de 3-lead SOT-23
· Packages de 8-lead PDIP, SOIC, MSOP, TDFN
· Pb-Free y RoHS compatible
· Rangos de temperatura:
- Industrial (I): -40ºC a +85ºC
- Automotriz (E): -40ºC a +125ºC
DESCRIPCIÓN:
Los dispositivos 11AAXXX/11LCXXX de Microchip (denominados en este documento de manera genérica como 11XX) son una familia de PROMs Seriales Eléctricamente Borrables de 1Kbit hasta 16 kbit. Los dispositivos están organizados en bloques de memoria de x8-bit y soporta el bus serial único I/O UNI/O (patentado por Microchip). Utilizando las técnicas de codificación de Manchester, el reloj y los datos están combinados dentro de un único y serial flujo de bits (SCIO), donde la señal del reloj es extractada por el receptor para decodificar correctamente el tiempo y el valor de cada bit.
El diseño de bajo voltaje permite la operación en un bajo voltaje de 1.8V (para los 11AAXXX), con corrientes en estado activo y en standby de sólo 1uA y 1mA, respectivamente.
La familia 11XX está disponible en packages estándares que incluyen 8-lead PDIP y SOIC, y en packages avanzados que incluyen 3-lead SOT-23, 8-lead TDFN y 8-lead MSOP.
Tipos de Packaging (no están en escala)
Tabla de Función de los Pines
Tabla de Selección del Dispositivo
1.0 CARACTERÍSTICAS ELÉCTRICAS
Índices de Máximos Absolutos:
VCC………………………………………………………………… 6.5V
SCIO w.r.t VSS……………………………………………………. -0.6V a VCC+1.0V
Temperatura de almacenamiento............................................. -65ºC a 150ºC
Temperatura ambiente bajo polarización.................................. -40ºC a 125ºC
Protección ESD en todos los pines……………………………… 4 kV
ADVERTENCIA: Las tensiones que sobrepasen las consignadas en el Índice de Máximos Absolutos pueden causar daño permanente en el dispositivo. Este es sólo un índice de tensiones y no se incluye en este documento la operación funcional del dispositivo en estas u otras condiciones que estén por encima de las indicadas en el listado operacional. La exposición a condiciones de rango máximo durante un período prolongado puede afectar la fiabilidad del dispositivo.
Tabla 1-1 Características de DC
Tabla 1-2 Características de AC
Tabla 1-3 Testeo de Condiciones AC
2.0 DESCRIPCIÓN FUNCIONAL
2.1 Principios de Operación:
La familia 11XX de las EEPROMs seriales soporta el protocolo UNI/O. Pueden operar con una interfaz con microcontroladores, incluyendo los microcontroladores PIC de Microchip, los ASICs, o cualquier otro dispositivo que disponga de una discreta línea I/O que pueda ser configurada apropiadamente para coincidir con el protocolo UNI/O.
Los dispositivos 11XX contienen un registro de instrucción de 8-bits. El acceso a los dispositivos se realiza por medio del pin SCIO.
La Tabla 4-1 contiene una lista de los posibles bytes de instrucción y formato para la operación del dispositivo. Todas las instrucciones, direcciones y datos, son transferidos primero a MSb y por último a LSb.
Los datos son incorporados dentro del flujo I/O mediante la codificación de Manchester. El bus es controlado por un dispositivo master, el cual determina el período del reloj, controla el acceso al bus e inicia todas las operaciones, mientras que el 11XX funciona como esclavo. Ambos, master y esclavo, pueden operar como transmisor o como receptor, pero el dispositivo master determina cuál modo está activo.
Figura 2-1 Diagrama del Bloque
3.0 CARACTERÍSTICAS DEL BUS
3.1 Pulso Standby
Cuando el master tiene el control de SCIO, puede generarse un pulso standby poniendo a SCIO en high para TSTBY. Al mismo tiempo, el 11XX se reseteará y retornará al modo Standby. Subsecuentemente, una transición de high-a-low (de alto-a-bajo) en SCIO (el primer pulso bajo del header) retornará al dispositivo al estado activo.
Una vez que un comando finaliza satisfactoriamente (por ej., por medio de una combinación NoMAK/SAK durante la secuencia Acknowledge –Conocimiento-), no se requiere efectuar un pulso standby para comenzar un nuevo comando en tanto el dispositivo seleccionado sea el mismo que se seleccionó durante el comando anterior. No obstante, debe observarse un período de TSS después de que finaliza el comando y antes de que comience el header de inicio. Después del TSS, el header de inicio (incluyendo el pulso bajo de THDR) puede ser transmitido para comenzar un nuevo comando.
Si un comando es finalizado de cualquier otra manera distinta a la combinación NoMAK/SAK, entonces el master debe efectuar un pulso standby antes de comenzar un nuevo comando, sin importar qué dispositivo se ha seleccionado.
NOTA: Luego de ocurrir un evento POR/BOR, debe generarse una transición de low-a-high en SCIO antes de proceder a la comunicación, incluyendo un pulso standby.
En la Figura 3-1 se muestra un ejemplo de dos comandos consecutivos. Observe que la dirección del dispositivo es la misma para ambos comandos, indicando que el mismo dispositivo fue seleccionado en ambas ocasiones.
No puede generarse un pulso standby mientras el esclavo tiene el control de SCIO. En ese caso, el master debe esperar a que el esclavo termine de transmitir y liberar a SCIO antes de que el pulso pueda ser generado.
Si, en cualquier momento durante un comando, el master detecta un error, se generará un pulso standby y el comando deberá efectuarse nuevamente.
Figura 3-1 Ejemplo de Comandos Consecutivos
Nota 1: Después de un evento POR/BOR, se requiere que ocurra una transición low-a-high antes del primer pulso standby.
3.2 Iniciar transferencia de datos
Todas las operaciones deben estar precedidas por un header (encabezamiento) de inicio. Esto consiste en poner a SCIO en low para un período de THDR, seguido por la transmisión de un código de 8-bits ‘01010101’. Este código es utilizado para sincronizar el período del reloj interno del esclavo con el período del reloj del master, por lo tanto es muy importante la exactitud del tiempo.
Cuando no se requiere un pulso standby (por ej., entre comandos sucesivos con el mismo dispositivo), debe observarse un período TSS después de la finalización del comando y antes del comienzo del header de inicio.
La Figura 3-2 muestra la forma de onda para el header de inicio, incluyendo la secuencia Acknowledge requerida al final del byte.
Figura 3-2 Header de Inicio
3.3 Acknowledge ( Reconocimiento-Acusar recibo de)
Una rutina Acknowledge ocurre después de la transmisión de cada byte, incluyendo el header de inicio. Esta rutina consiste en dos bits. El primer bit es transmitido por el master, y el segundo es transmitido por el esclavo.
Nota: Una MAK debe ser transmitida siempre a continuación del header de inicio.
El Master Acknowledge, o MAK, es indicado mediante la transmisión de un ‘1’, e informa al esclavo que la actual operación será continuada. Contrariamente, un Not Acknowledge, o NoMAK, es indicado con la transmisión de un ‘0’, y se utiliza al final de la operación que se está llevando a cabo (e inicia el ciclo de escritura para las operaciones de escritura).
Nota: Cuando una NoMAK es utilizada al final de una instrucción WRITE o WRSR, el ciclo de escritura no se inicia si no se ha recibido ningún byte de dato.
El Acknowledge del esclavo, o SAK, también es indicado mediante la transmisión de un ‘1’, y confirma la propia comunicación. Sin embargo, contrariamente al NoMAK, el NoSAK es indicado por la ausencia de un pico medio durante el período del bit.
Nota: para evitar controversias en el bus, un Novak ocurrirá después del header de inicio.
Un NoSAK ocurrirá en los siguientes eventos:
· A continuación del header de inicio
· A continuación de la dirección del dispositivo, si ningún esclavo en el bus coincide con la dirección transmitida.
· A continuación del byte de comando, si el comando es inválido, incluyendo Read, CRRD, Write, WRSR, SETAL, y ERAL durante un ciclo de escritura.
· Si el esclavo está fuera de sincronía con el master.
· Si un comando es finalizado prematuramente mediante la utilización de un NoMAK, a excepción de producirse inmediatamente después de la dirección del dispositivo.
Ver la Figura 3-3 y la Figura 3-4 para más detalles.
Si un NoSAK es recibido desde el esclavo después de cualquier byte (excepto el del header de inicio), se producirá un error. El master efectuará entonces un pulso standby y comenzará nuevamente el comando deseado.
Figura 3-3 Rutina Acknowledge
Figura 3-4 Bits de Acknowledge
Nota 1: Un NoSAK se define como cualquier secuencia que no sea un SAK válido.
3.4 Direccionamiento del Dispositivo
El byte de dirección del dispositivo es el primer byte recibido desde el master a continuación del header de inicio. El byte de dirección del dispositivo consiste en un código de 4-bit, para la familia 11XX esto se configura como ‘1010’. Los últimos cuatro bits del byte de dirección del dispositivo son el código del dispositivo, el cual es cableado (conectado) en ‘0000’.
Figura 3-5 Ubicación del Byte de Dirección del Dispositivo
3.5 Protección contra Conflictos en el Bus
Para salvaguardar que condiciones de alta tensión produzcan conflictos en el bus, el 11XX cuenta con un driver de salida de corriente-limitada. Las especificaciones IOL e IOH describen la corriente máxima a la que puede colapsar y la de origen, respectivamente, del pin SCIO. El 11XX variará la impedancia del driver de salida para asegurar que no sea excedido el nivel máximo de corriente.
3.6 Standby del Dispositivo
El 11XX cuenta con un modo Standby de baja potencia durante el cual el dispositivo aguarda para comenzar un nuevo comando. Una transición de high-a-low en SCIO, lo sacará del modo de baja-potencia y preparará al dispositivo para la recepción del header de inicio.
Se ingresará en el modo Standby bajo las siguientes condiciones:
· Un NoMAK seguido de un SAK (por ej., finalización válida de un comando)
· Recepción de un pulso Standby
Nota: En el caso de los comandos WRITE, WRSR, SETAL, o ERAL, el ciclo de escritura comienza cuando se recibe un NoMAK, asumiendo que hayan sido encontrados todos los demás requerimientos para la escritura.
3.7 Dispositivo Inactivo
El 11XX posee un modo Idle (Inactivo) durante el cual todo los datos seriales son ignorados hasta que se produzca un pulso standby. Puede ingresarse al modo Idle bajo las siguientes condiciones:
· Dirección del dispositivo inválida
· Byte de comando inválido, incluyendo Read, CRRD, Write, WRSR, SETAL y ERAL durante un ciclo de escritura.
· Transición de pico (o margen) faltante
· Recepción de un MAK a continuación de un byte de comando WREN, WRDI, SETAL, o ERAL.
· Recepción de un MAK a continuación de un byte de datos de un comando WRSR.
Un header de inicio inválido causará indirectamente que el dispositivo ingrese en el modo Idle. El esclavo no puede detectar si el header de inicio es inválido o no, pero el esclavo puede prevenirlo si está apropiadamente sincronizado con el master. Si no existe esta sincronización, faltará un pico de transición, lo cual provocará que el dispositivo ingrese al modo Idle.
3.8 Sincronización
Al comienzo de cada comando, el 11XX utiliza el header de inicio para determinar el período del reloj del bus del master. Este período es luego usado como una referencia para toda la comunicación subsecuente dentro de ese comando.
El 11XX posee un circuito de re-sincronización, el cual monitoreará la posición del pico medio de los datos durante cada bit de MAK y, subsecuentemente, ajustará la referencia interna de tiempo a fin de permanecer sincronizado con el master.
Existen dos variables que pueden causar la pérdida de sincronización del 11XX. La primera es una fluctuación en la frecuencia, definida como un cambio en el período del bit, TE. La segunda es una fluctuación del pico, esto es: un simple cambio en la posición de un pico dentro de un período de bit, mientras que el período de bit en sí mismo permanece constante.
3.8.1 Fluctuación de Frecuencia
Dentro de un sistema, existe la posibilidad de que las frecuencias se modifiquen debido a cambios en el voltaje, en la temperatura, etc. El circuito de re-sincronización otorga cierta tolerancia a estos cambios de frecuencia. El rango de tolerancia es especificado mediante dos parámetros, FDRIFT y FDEV.
FDRIFT especifica el máximo cambio tolerable por byte en la frecuencia del bus.
FDEV especifica el límite total (global) en la desviación de la frecuencia dentro de una operación (por ej., desde la finalización del header hasta la finalización de la comunicación para esa operación). El header en el comienzo de la siguiente operación reseteará el circuito de re-sincronización y permitirá otra cantidad FDEV de fluctuación de frecuencia.
3.8.2 Fluctuación del Pico
No siempre es posible garantizar que las transiciones de picos (o márgenes) en el master ocurran siempre exactamente en el medio o al final del período del bit. Por eso, el circuito de re-sincronización está diseñado para proveer cierta tolerancia en las fluctuaciones de los picos.
El 11XX ajusta su fase en cada bit MAK, de tal forma que TIJIT especifica la máxima fluctuación permitida pico-por-pico en relación al bit MAK previo. Puesto que puede ser dificultoso para el master medir la posición del bit MAK previo, los valores mínimos y máximos de fluctuación para un sistema serán considerados en casos extremos. Estos valores se basarán en el tiempo de ejecución de las diferentes partes del software, en la fluctuación debido a ruido térmico, etc.
La diferencia entre los valores mínimos y máximos, como un porcentaje del período del bit, deberán ser calculados y luego comparados con TIJIT para determinar la fluctuación aceptable.
Nota: Debido a que el 11XX sólo se re-sincroniza durante el bit MAK, la capacidad de permanecer sincronizado totalmente depende de una combinación entre la fluctuación de frecuencia y la fluctuación de pico (por ej., si el pico del bit MAK está experimentando la máxima fluctuación permitida, entonces no hay cabida para una fluctuación de frecuencia). Contrariamente, si la frecuencia ha fluctuado hasta el máximo tolerable dentro de un byte, entonces no puede haber una fluctuación de pico.
4.0 COMANDOS DEL DISPOSITIVO
Después del byte de dirección del dispositivo, debe ser enviado por el master un byte de comando para indicar el tipo de operación que se efectuará. El código para cada instrucción está detallado en la Tabla 4-1.
Tabla 4-1 Set de Instrucciones
4.1 Instrucción Read (Lectura)
El comando Read permite al master acceder a cualquier locación de la memoria de manera aleatoria. Luego de que una instrucción READ haya sido enviada al esclavo, son transmitidos los dos bytes de Word Address (Dirección de Palabra), con una secuencia Acknowledge llevándose a cabo después de cada byte. Luego, el esclavo envía el primer byte de datos al master. Si hay más datos para ser leídos, el master envía un MAK, indicándole al esclavo que debe dar salida al siguiente byte de datos. Esto continúa hasta que el master envía un NoMAK, lo cual finaliza la operación.
Para brindar este tipo de lectura secuencial, el 11XX contiene un Indicador de Dirección interno (Address Pointer) el cual es incrementado en uno después de la transmisión de cada byte. Este Indicador de Dirección permite que los contenidos de toda la memoria sean leídos serialmente durante una operación. Cuando es alcanzada la dirección más alta, el Indicador de Dirección vuelve a la dirección ‘0x000’ si el master decide continuar la operación mediante un MAK.
Figura 4-1 Secuencia del Comando de Lectura
4.2 Instrucción Current Address Read (CRRD) (Lectura de la Dirección Actual)
El contador de dirección interno con el que cuenta el 11XX mantiene la dirección de la última locación de la memoria a la que se accedió. La instrucción CRRD permite que el master relea los datos comenzando desde esta locación actual. Consecuentemente, no se provee de ninguna dirección de palabra mientras se está utilizando este comando.
Cabe señalar que, a excepción de la dirección inicial de palabra, las instrucciones READ y CRRD son idénticas, incluyendo la capacidad de continuar buscando datos mediante el uso de MAKs a fin de realizar la lectura serial en la memoria.
Igual que con la instrucción READ, la instrucción CRRD es finalizada mediante la transmisión de un NoMAK.
La Tabla 4-2 detalla los eventos en los cuales el contador de dirección interno es modificado.
Tabla 4-2 Contador de Dirección Interno
Nota: Si a continuación de cada byte de datos en una instrucción READ, WRITE o CRRD no es recibido un pico MAK ni uno NoMAK (por ej., si en su lugar ocurre un pulso standby), el contador de dirección interno no se incrementará.
Nota: Durante un comando Write, una vez que ha sido cargado el último byte de datos para una página, el Indicador de Dirección interno volverá al comienzo de la página seleccionada.
Figura 4-2 Secuencia del Comando CRRD
4.3 Instrucción Write (Escritura)
Antes de realizar cualquier intento de escritura de datos en el 11XX, debe configurarse el latch de habilitación de escritura mediante la instrucción WREN (ver Sección 4.4). Una vez realizado esto, el usuario puede proceder a utilizar la instrucción WRITE (incluyendo el header y los bytes de dirección del dispositivo) seguida por el MSB y LSB de la Dirección de Palabra. Después de que se haya llevado a cabo la última secuencia Acknowledge, el master transmite el byte de datos para ser escrito.
El 11XX cuenta con un buffer de página de 16-bytes; esto quiere decir que pueden ser escritos hasta 16-bytes a la vez. Para utilizar esta característica, el master puede transmitir hasta 16-bytes al 11XX los cuales serán almacenados temporariamente en el buffer de página. Después de cada byte de datos, el master envía un MAK, indicando si hay o no otro byte de datos a continuación. Un NoMAK indica que no hay más datos subsiguientes, y entonces se iniciará el ciclo de escritura.
Nota: Si se genera un NoMAK antes de que se haya brindado algún dato, o si ocurre un pulso standby antes de que se genere un NoMAK, el 11XX se reseteará y el ciclo de escritura no comenzará.
Con la recepción de cada palabra, los cuatro bits más bajos del Indicador de Dirección son incrementados en uno. Los bits más altos de la dirección de palabra permanecen constantes. Si el master transmitiera datos que sobrepasen el final de la página, el contador de dirección volverá al comienzo de la misma y escribirá allí los demás datos.
Nota: Las operaciones de escritura de página están limitadas por los bytes de escritura que se hallan físicamente dentro de cada página, sin importar el número de bytes que fueron realmente escritos. Los límites físicos de la página comienzan en las direcciones que son enteros múltiples del tamaño de la página (16 bytes) y finalizan en las direcciones que son enteros múltiples del tamaño de la página menos 1. Ejemplo: la página que comienza en la dirección 0x30, finaliza en la dirección 0x3F. Si un comando de escritura de página intenta escribir sobre uno de los límites físicos de la página, el resultado será que esos datos se amontonarán en el comienzo de la misma página (sobre-escribiendo los datos previamente almacenados allí), en lugar de ser escritos en la página siguiente. Por lo tanto, es necesario prevenir en el software de aplicación que las operaciones de escritura alcancen los límites de la página.
Figura 4-3 Secuencia del Comando WRITE
4.4 Instrucciones Write Enable (WREN) y Write Disable (WRDI)
El 11XX contiene un latch de habilitación de escritura. Ver la Tabla 6-1 para la Matriz de Funcionalidad de Protección de Escritura. Este latch debe ser configurado antes de que sea completada cualquier operación de escritura interna. La instrucción WREN configurará el latch, y la instrucción WRDI lo reseteará.
Nota: Las instrucciones WREN y WRDI deben ser finalizadas con un NoMAK a continuación del byte de comando. Si no es recibido un NoMAK en este punto, el comando será considerado inválido y el dispositivo ingresará al modo Idle (inactivo) sin responder con un SAK ni ejecutar el comando.
La siguiente es una lista de condiciones bajo las cuales se reseteará el latch de habilitación de escritura:
· Subida de tensión
· Instrucción WRDI ejecutada exitosamente
· Instrucción WRSR ejecutada exitosamente
· Instrucción WRITE ejecutada exitosamente
· Instrucción ERAL ejecutada exitosamente
· Instrucción SETAL ejecutada exitosamente
Figura 4-4 Secuencia del Comando Write Enable (Habilitar Escritura)
Figura 4-5 Secuencia del Comando Write Disable (Deshabilitar escritura)
4.5 Instrucción Read Status Register (RDSR) (Lectura del Registro de Estado)
La instrucción RDSR otorga el acceso al registro STATUS. El registro de estado puede ser leído en cualquier momento, incluso durante un ciclo de escritura. Este registro tiene el siguiente formato:
El bit Write-In-Process (WIP) (Escritura-En-Proceso), indica si el 11XX está ocupado con una operación de escritura. Cuando está configurado en ‘1’ significa que una escritura está en progreso, cuando está en ‘0’ indica que ninguna escritura está en progreso. Este bit es sólo de lectura.
El bit Write Enable Latch (WEL), indica el estado del latch de habilitación de escritura. Cuando está configurado en ‘1’, el latch permite escribir en la memoria y, cuando está configurado en ‘0’, el latch prohíbe la escritura. Este bit es configurado y despejado utilizando las instrucciones WREN y WRDI, respectivamente. Este bit es sólo de lectura para cualquier otra instrucción.
Los bits Block Protection (BP0 y BP1) (Protección del Bloque), indican cuáles bloques se hallan actualmente con protección de escritura. Estos bits son configurados por el usuario a través de la instrucción WRSR. Estos bits son no-volátiles.
Nota: Si es iniciado un comando Read Status Register (Lectura del Registro de Estado) mientras el 11XX se halla ejecutando un ciclo de escritura interna en dicho registro, los nuevos valores para el bit Block Protection serán leídos durante todo el comando.
Los bits WIP y WEL se actualizarán dinámicamente (asincrónicamente con la utilización de la instrucción RDSR). Además, después de que son recibidos los datos del Registro de Estado, el master puede brindar un MAK durante la secuencia Acknowledge a fin de solicitar que los datos sean transmitidos nuevamente. Esto permite que el master pueda monitorear continuamente a los bits WIP y WEL sin necesidad de utilizar otro comando.
Una vez que le master ha finalizado, brinda un NoMAK para finalizar la operación.
Nota: el tiraje de corriente para un comando Read Status Register durante un ciclo de escritura es una combinación de las corrientes de operación de ICC Read y ICC Write.
Figura 4-6 Secuencia del Comando Read Status Register
4.6 Instrucción Write Status Register (WRSR) (Escritura del Registro de Estado)
La instrucción WRSR permite al usuario seleccionar uno de los cuatro niveles de protección de la memoria, escribiendo los bits apropiados en el registro STATUS. La memoria está dividida en cuatro segmentos. El usuario tiene la posibilidad de escribir la protección para uno, dos, los cuatro o ninguno de los segmentos de la memoria. La partición es controlada como se ilustra en la Tabla 4-3.
Después de la transmisión de los datos del Registro de Estado, el master puede transmitir un NoMAK durante la secuencia Acknowledge a fin de iniciar el ciclo de escritura interna.
Nota: La instrucción WRSR debe ser finalizada con un NoMAK a continuación del byte de datos. Si no es recibido un NoMAK en este punto, el comando será considerado inválido y el dispositivo ingresará en el modo Idle (inactivo) sin responder con un SAK ni ejecutar el comando.
Tabla 4-3 Protección de la Memoria
Tabla 4-4 Locaciones de Dirección Protegida de la Memoria
Figura 4-7 Secuencia del Comando Write Status Register
4.7 Instrucción Erase All (ERAL) (Borrar Todo)
La instrucción ERAL le permite al usuario escribir ‘0x00’ en todo la memoria con un solo comando. Cabe señalar que primero se debe configurar el latch de habilitación de escritura (WEL) utilizando la instrucción WREN. Una vez hecho esto, el usuario puede proceder a utilizar la instrucción ERAL (incluyendo el header y los bytes de dirección del dispositivo). Inmediatamente después de que el master haya transmitido un NoMAK, es iniciado el ciclo de escritura interna, durante el cual toda la memoria será escrita con ‘0x00’.
La instrucción ERAL es ignorada si los bits Block Protect (BP0, BP1) no están en 0, indicando que ¼, ½ o toda la memoria está protegida.
Nota: La instrucción ERAL debe ser finalizada con un NoMAK a continuación del byte de datos. Si no es recibido un NoMAK en este punto, el comando será considerado inválido y el dispositivo ingresará en el modo Idle (inactivo) sin responder con un SAK ni ejecutar el comando.
Figura 4-8 Secuencia del Comando Erase All
4.8 Instrucción Set All (SETAL) (Configurar Todo)
La instrucción SETAL le permite al usuario escribir toda la memoria con ‘0xFF’ con un solo comando. Cabe señalar que primero se debe configurar el latch de habilitación de escritura (WEL) utilizando la instrucción WREN. Una vez hecho esto, el usuario puede proceder a utilizar la instrucción SETAL (incluyendo el header y los bytes de dirección del dispositivo). Inmediatamente después de que el master haya transmitido un NoMAK, es iniciado el ciclo de escritura interna, durante el cual toda la memoria será escrita con ‘0xFF’.
La instrucción SETAL es ignorada si los bits Block Protect (BP0, BP1) no están en 0, indicando que ¼, ½ o toda la memoria está protegida.
Nota: La instrucción SETAL debe ser finalizada con un NoMAK a continuación del byte de datos. Si no es recibido un NoMAK en este punto, el comando será considerado inválido y el dispositivo ingresará en el modo Idle (inactivo) sin responder con un SAK ni ejecutar el comando.
Figura 4-9 Secuencia del Comando Set All
5.0 PROTECCIÓN DE DATOS
La siguiente protección ha sido implementada para prevenir escrituras inadvertidas en la memoria:
· El latch de habilitación de escritura (WEL) se resetea si se produce subida de tensión
· Se debe emplear una instrucción Write Enable (WREN) para configurar el latch de habilitación de escritura
· Después de un comando WRITE, ERAL, SETAL o WRSR, el latch de habilitación de escritura se resetea.
· Los comandos para acceder a la memoria o para escribir en el registro de estado son ignorados durante un ciclo de escritura interna, de tal forma que la programación no es afectada.
6.0 ESTADO DE ENCENDIDO
El 11XX se encuentra en el siguiente estado durante el encendido:
· El dispositivo se halla en el modo de baja potencia Shutdown (apagado), requiriendo una transición de low-a-high en SCIO para ingresar al modo Idle (inactivo).
· El latch de habilitación de escritura (WEL) está en reset.
· El indicador interno de Dirección se halla indefinido.
· Para ingresar al estado activo se requiere una transición low-a-high, un pulso standby y una subsecuente transición high-a-low en SCIO (el primer pulso más bajo del header).
Tabla 6-1 Matriz de funcionalidad de la protección de escritura
7.0 DESCRIPCIONES DE LOS PINES
Las descripciones de los pines se hallan detalladas en la Tabla 7-1:
Tabla 7-1 Función de los Pines
7.1 Serial Clock, Data Input/Output (SCIO)
SCIO es un pin bidireccional utilizado para transferir comandos y direcciones hacia adentro o hacia afuera del dispositivo. El reloj serial está incorporado dentro del flujo de datos según la codificación de Manchester. Cada bit está representado por una transición de la señal en el medio del período del mismo.